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减少Xilinx Ise与Modelsim联合仿真的错误方法
日期:2010-07-13 | 分类:FPGA学习 |
我们经常使用Xilinx Ise与Modelsim联合仿真,但是经常出现一些由于库没有编译而出现的错误!下面是我总结的方法:
1。点击“开始-运行-compxlib”,然后按照提示完成即可显示如下,我们选择modelsim 系统会自动识别电脑上面modelsim的安装目录

点击“next”
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这几天一直在公司学习,总监也没有分配什么任务,呵呵,主要是现在分配任务,我也完成不了啊。呵呵加油吧,希望这一年 自己可以学到很多东西,向自己的梦想迈进....
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一种简单的先进先出的存储器FIFO
日期:2010-05-19 | 分类:FPGA学习 |
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 16:37:21 05/19/2010
// Design Name... -
在ISE启动modelsim时遇到问题
日期:2010-05-18 | 分类:FPGA学习 |
1。我在ISE中启动modelsim时出现了下面的错误
Loading work.tb_ic1_func
# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".
# No such file or directory. (errno = ENOENT)
# ** Error: (vsim-19) Failed to access lib... -
/*信号定义:
clk: 时钟输入;
reset: 为系统复位信号;
half_dollar: 代表投入5角硬币;
one_dollar: 代表投入1元硬币;
half_out: 表示找零信号;
dispense: 表示机器售出一瓶饮料;
collect: 该信号用于提示投币者取走饮料。 */
module sell(one_dollar,half_dollar,
collect,half_out,disp... -
简单时钟芯片、时钟控制器
日期:2010-05-08 | 分类:FPGA学习 |
module clock(clk,rst,dataout,en);
input clk,rst;
output[7:0] dataout;
reg[7:0] dataout;
output[7:0] en;
reg[7:0] en;
reg[3:0] dataout_buf[7:0];
reg[25:0] cnt;
reg[15:0] cnt_scan;
reg[3:... -
基于FPGA的51单片机内核
日期:2010-05-08 | 分类:随便说说 |
最近写了一个简单的51单片机内核,基本上简单功能已经ok....有些功能还有待完善...

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最近这些事情....
日期:2010-05-03 | 分类:随便说说 |
大四了,马上就毕业了,想想时间过得真的是非常的快,最近两个月在开发室做毕业设计,闲余之时代做了几个毕业设计:
1、基于FPGA的CRC算法实现2、基于FPGA的UART接口
3、基于FPGA的高速实时数据传输系统
4、基于51单片机的电子密码锁
5、基于FPGA的交通灯控制器的设计
6、基于51单片机温湿度巡检仪的设计
7、语音存贮与回放系统....







